On line il diagramma a blocchi della nuova gpu Hawaii di AMD

Un set composto da cinque slide, attribuite dalla fonte ad AMD, presenta la nuova architettura della prossima gpu di fascia alta di Advanced Micro Devices, tipicamente indicata con il nome in codice di Hawaii.

Tra le slide, che vi proponiamo di seguito, si fa certamente notare la seguente, nella quale viene proposto il diagramma a blocchi della gpu Hawaii; lo schema evidenzia come la nuova generazione di chip grafici AMD conservi, da un lato, la struttura di base tipica della generazione precedente ("Tahiti") e la spinga oltre i limiti attuali, dall'altro, incrementando il numero di blocchi.

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Ad esempio, un chip Hawaii include quattro shader engine, mentre un processore grafico Tahiti soltanto due shader engine. Inoltre, la gpu Hawaii integra quattro geometry processor e raddoppia il numero di ROP (Raster OPeration), che sale fino a 64.

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Ogni shader engine comprende inoltre 11 Compute Unit (CU); in ogni CU sono presenti 4 TMU (Texture Memory Unit) e 64 stream processor.

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I quattro blocchi di tipo shader engine della gpu Hawaii sono connessi a una cache L2 da 1MB e a una interfaccia a 512-bit verso la memoria on board; quest'ultima, pur occupando una superfice inferiore del 20% rispetto a quella del chip grafico Radeon HD 7970, garantisce un incremento di banda pari al 20%.

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Completano il diagramma a blocchi l'interfaccia verso il bus PCI-Express, il DSP TrueAudio, l'unità VCE (Video Codec Engine) con il quale sono accelerati i codec multimediali a livello hardware, e sei display controller realizzati in accordo alla tecnologia Eyefinity.

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